特性
- 4个灵活的输入时钟
- 1个晶体/CMOS输入
- 2个差分/CMOS输入
- 1个单端/CMOS输入
- 从9.72MHz至1.25GHz的任何输入频率(300MHz最大值,适用于CMOS)
- 活动监视器,自动/手动切换
- Glitchless时钟按引脚或寄存器切换
- 上电时通过外部或内部电子擦除可编程只读存储器进行自动自配置,最多可选择8个配置引脚
- 零延迟外部反馈应用
- 数控振荡器模式
- 扩频调制模式
- 生成符合PCIe 1、2、3和4标准的时钟
- 易于配置的设计无需外部VCXO或环路滤波器元件
- SPI或I2C处理器接口
- 内核电源电压选项
- 仅限2.5V
- 仅限3.3V
- 1.8V+2.5V
- 1.8V+3.3V
- 节省空间的8mm2 QFN-56,0.5mm间距
- 6个或10个任意频率、任意格式输出
- 从1Hz至1045MHz的任何输出频率
- 带0ppm误差的高分辨率frac-N APLL(ZL30260-ZL30263)
- APLL有一个分数分频器和一个整数分频器,形成2个独立的频率系列(ZL30260-ZL30263)
- 2个小数N APLL,0ppm误差(ZL30264-ZL30267)
- 每个APLL都有一个分数分频器和一个整数分频器,总共有4个独立的频率系列(ZL30264-ZL30267)
- 输出抖动
- 低至0.17ps RMS的整数乘法和除法器(12kHz至20MHz)
- 小数分频器通常<1ps RMS,许多频率<0.5ps RMS
- 每个输出都有一个独立分频器
- 每个输出都可配置为LVDS、LVPECL、HCSL、2xCMOS或HSTL
- 在2xCMOS模式下,P和N引脚可以是不同的频率(如125MHz和25MHz)。
- 多个输出电源电压组,CMOS输出电压从1.5V到3.3V
- 精确的输出校准电路和每个输出相位调整
- 每输出启用/禁用和无故障启动/停止(停止高电平或低电平)
应用
- 广播视频
- 工业以太网
- 数据中心
- 信息娱乐
- 人机界面(HMI)
规范
- 电源电压
- 2.375V至3.465V的更高芯体范围
- 1.71V至1.89V的更低芯体范围
- 1.71V至2.625V非时钟I/O引脚范围
- 1.425V至2.625V OCx输出范围
- 25MHz至60MHz晶体振荡频率范围
- 5pF最大寄生电容,典型值为2pF
- 8pF至16pF负载电容范围,典型值为10pF
- 50Ω至60Ω等效串联电阻(ESR)范围
- 100µW、200µW和300µW最大晶体驱动电平(典型值)
- 非时钟CMOS引脚
- ±10µA输入/输出漏电流
- 10pF最大输入电容,典型值为3pF
- 11pF最大输入迟滞,典型值为3pF
- GPIO引脚上的时钟输出
- 50MHz频率
- 1.2ns至2.3ns典型上升/下降时间范围
- 40%至60% XA时钟输入占空因数范围
- 时钟输入
- 0.1V至1.4V输入差分电压范围
- 1.35VDC 典型输入偏置电压、内部偏置)
- 输入频率
- 9.72MHz至1250MHz差分范围
- 9.72MHz至300MHz单端范围
- 50kΩ或80kΩ典型输入电阻
- LVDS时钟输出
- 1045MHz最大频率
- 1.13V至1.37V共模电压范围
- 310mV至530mV差分电压范围
- 150ps典型上升/下降时间范围
- 占空比范围:45%至55%
- LVPECL时钟输出
- 1045MHz最大频率
- 共模电压范围
- 1.13V至1.33V,VDDOx = 2.5V时
- 1.85V至2.05V,VDDOx = 3.5V时
- 650mV至1050mV差分电压范围
- 150ps典型上升/下降时间范围
- 占空比范围:45%至55%
- HCSL时钟输出
- 250MHz最大频率
- 0.6V至0.95V共模电压范围
- 250ps典型上升/下降时间范围
- 占空比范围:45%至55%
- CMOS和HSTL(I类)时钟输出
- 1Hz至250MHz最大频率范围
- 0.4ns至2.2ns典型上升/下降时间范围
- 42%至58%占空因数范围
- 300µA典型电流,禁用输出时
- APLL频率
- 3715MHz至4180MHz VCO范围
- 9.72MHz至156.25MHz PFD输入范围
- 抖动和偏移
- 600kHz典型APLL抖动传输带宽
- 100ps最大输出到输出偏移
- 工作温度范围:-40°C至+85°C
APLL框图
其他资源
发布日期: 2023-08-18
| 更新日期: 2023-08-22

