特性
- 固定反馈路径0ps,输入-输出延迟
- 9个可选SMBus地址,用于多个器件共享同一个SMBus段
- 8个专用OE#引脚,可对输出进行硬件控制
- PLL或旁路模式PLL可以为输入时钟去抖动
- 可选PLL带宽可最大限度地减少下游PLL的抖动峰值
- PLL操作模式的硬件或软件控制可在软件模式下更改模式,无需电源周期
- 扩频兼容轨道扩展输入时钟,用于降低EMI
- SMBus接口可禁用未使用的输出
- 100MH和133.33MHz PLL模式传统QPI支持
- 72-QFN 10mm x 10mm封装,具有较小的电路板占用面积
- 支持PCIe时钟架构:
- 共同时钟 (CC)
- 单独基准无扩频 (SRNS)
- 单独基准独立扩频 (SRIS)
- 输出特性:
- 19个HCSL输出对
规范
- 逐周期抖动:<50ps
- 输出至输出偏移:< 50ps
- 输入至输出延迟固定在0ps
- 输入至输出延迟变化:<50ps
- PCIe Gen4相位抖动:<0.5ps rms
- UPI 9.6GB/s相位抖动: <0.1ps rms
9ZX21901D缓冲器框图
发布日期: 2018-07-04
| 更新日期: 2023-01-25

