特性
- 抖动低于100fs RMS (10kHz至20MHz)
- 符合ITU-T G.8262标准中关于同步以太网/OTN (EEC/OEC) 以及ITU-T G.8262.1标准中关于增强同步以太网/OTN(eEEC/eOEC) 的要求
- PLL内核由可选择通过数字PLL (DPLL) 操控的分数反馈模拟PLL (APLL) 组成。
- 在25MHz至80MHz晶体或XO下工作
- APLL频率与输入/晶体频率无关
- 可用作频率合成器、抖动衰减器、同步设备从时钟或数控振荡器 (DCO)
- DPLL环路滤波器的可设定频率范围:0.1Hz至12kHz
- DCO具有<1ppb调谐粒度
- 可编程输入缓冲器支持HCSL、LVDS或两个LVCMOS,无需外部端接
- 输入频率:1MHz至800MHz(LVCMOS为250MHz)
- 参考监视器符合/不符合输入 时钟要求
- 可编程状态输出
- 4路差分/8路LVCMOS输出
- 10MHz至1GHz之间的任何频率(LVCMOS为180MHZ)
- 可编程输出缓冲器支持HCSL(直流耦合)、LVDS/LVPECL/CML(交流耦合)或两个LVCMOS
- 差分输出摆幅可在400mV至800mV范围内选择
- 输出时钟相位可单独调节(100ps步进)
- 具有可编程效果的输出使能输入
- 支持高达1MHz I2C或高达20MHz SPI串行处理器端口
- 可通过具有多达四种不同配置的内部客户可定义一次性可编程 (OTP) 存储器在重置后自动配置
布局
发布日期: 2023-10-04
| 更新日期: 2023-10-23

