特性
- 双环路PLL架构
- 65fs RMS抖动(10kHz至20MHz)
- 85fs RMS抖动(100Hz至20MHz)
- 122.88MHz时具有-165dBc/Hz本底噪声
- JESD204B支持
- 一次性、脉冲和连续SYSREF
- 10个差分输出时钟(处于8个频率组中)
- 介于700mVpp和1600mVpp之间的可编程输出摆幅
- 每个输出对可配置为SYSREF时钟输出
- 16位通道分频器
- 25kHz的最小SYSREF频率
- 最大输出频率为2GHz
- 精确度数字延迟,动态可调
- ½数字延迟 (DDLY) ×时钟分配路径频率(最大2GHz)
- 60ps步长模拟延迟
- 50%占空比输出分配,1至65535(偶数和奇数)
- 2个基准输入
- 输入丢失时采用保持模式
- 自动和手动切换模式
- 信号损失 (LOS) 检测
- 在10个活动输出下典型功耗为0.88W
- 通常由1.8V(输出、输入)和3.3V电源(数字、PLL1、PLL2_OSC、PLL2内核)供电
- 完全集成的可编程环路滤波器
- PLL2
- 速率高达250MHz的PLL2相位检测器
- OSCin倍频器
- 集成式低噪VCO
- 内部功率调节:优于–80dBc PSRR(在VDDO上)(对于122.88MHz差分输出)
- 3线或4线SPI接口(4线为默认设置)
- 工业环境温度:–40ºC至+85ºC
- 支持105ºC PCB温度(在散热焊盘上测量)
- 04610:8mm×8mm VQFN-56封装,0.5mm脚距
应用
- LTE-BTS、小型蜂窝、远程射频单元 (RRU) 等无线基础设施
- 数据转换器和集成收发器计时
- 网络、SONET/SDH、DSLAM
- 测试与测量
简化示意图
发布日期: 2017-08-29
| 更新日期: 2022-05-04

