DPLL支持抖动和漂移衰减的可编程环路带宽,而两个APLL则支持分频率转换,从而可以实现灵活的时钟生成。DPLL上支持的同步选项包括无中断切换、数字保持以及频率步进分辨率小于0.001ppb的DCO模式(可实现精确的时钟转向(IEEE 1588 PTP从运动))。DPLL可以锁相至1PPS(每秒脉冲)基准输入,并在一个输出上支持可选的零延迟模式,以实现具有可编程偏移的确定性输入至输出相位对齐。先进的基准输入监控块可确保稳健的时钟故障检测并在发生基准缺失 (LOR) 时帮助将输出时钟干扰降至最低。
特性
- 1个数字锁相环 (DPLL),具有如下特性:
- 无中断切换:±50ps相位瞬态
- 具有快速锁定功能的可编程环路带宽
- 使用低成本TCXO/OCXO实现符合标准的同步和保持模式
- 两个具备业界领先抖动性能的模拟锁相环 (APLL):
- 312.5MHz时具有50fs RMS抖动 (APLL1)
- 155.52MHz时具有125fs RMS抖动 (APLL2)
- 两个基准时钟输入
- 基于优先级的输入选择
- 在缺失参考时实现数字保持
- 具有可编程驱动器的八个时钟输出
- 多达六个不同输出频率
- AC-LVDS、AC-CML、AC-LVPECL、HCSL和1.8V LVCMOS输出格式
- 加电后自定义时钟的EEPROM/ROM
- 灵活的配置选项
- 输入和输出为1Hz (1PPS) 至800MHz
- XO/TCXO/OCXO输入:10MHz至100MHz
- DCO模式:< 0.001ppb/步长,可进行精确的时钟转向(IEEE 1588 PTP从运动)
- 先进的时钟监控和状态
- I2C或SPI接口
- PSNR:–86dBc(3.3V电源噪声为50mVpp)
- 3.3V电源,提供1.8V、2.5V或3.3V输出
- 工业温度范围:−40°C至+85°C
应用
- SyncE (G.8262)、SONET/SDH(Stratum 3/3E、G.813、GR-1244、GR-253)、IEEE 1588 PTP从器件时钟或光传输网络 (G.709)
- 400G线卡、以太网交换机和路由器用交换卡
- 无线基站 (BTS)、无线回程
- 测试和测量、医疗成像
- 用于56G/112G PAM-4 PHY、ASIC、FPGA、SoC和处理器的抖动清除、漂移衰减和基准时钟生成
功能框图
发布日期: 2019-01-18
| 更新日期: 2024-04-17

