8A34004支持多种独立的计时路径,每个路径均可配置为DPLL或DCO。输入到输入、输入到输出和输出到输出的相位偏移均可实现精确管理。该器件输出低抖动时钟,可直接同步100GBASE-R、40GBASE-R、10GBase-R、10GBASE-W和低速率以太网接口等接口,以及SONET/SDH和PDH接口和IEEE 1588时间戳单元 (TSU)。
内部系统APLL必须提供有低相位噪声参考时钟,频率范围为25MHz至54MHz。系统APLL的输出用于器件中所有小数输出分频器 (FOD) 的时钟合成。系统APLL参考可来自连接到OSCI引脚的外部晶体振荡器或使用OSCI和OSCO引脚之间连接的晶体的内部振荡器。
Renesas Electronics 8A34004 SMU采用7mm x 7mm VFQFPN(非常小脚距四方扁平无引线)封装,设有裸露焊盘,可提高散热性能。
特性
- 两个独立的计时通道
- 每个均可用作频率合成器、抖动衰减器、数字控制振荡器 (DCO) 或数字锁相环 (DPLL)
- DPLL生成符合电信标准的时钟
- 符合ITU-T 8262标准,用于同步以太网
- 符合传统的SONET/SDH和PDH要求
- DPLL数字环路滤波器 (DLF) 可编程,截止频率范围为12µHz至22kHz
- DPLL/DCO通道使用Combo总线共享频率信息,以简化ITU-T 8273.2合规
- DPLL和DCO模式之间的切换无中断,且保持动态
- DCO和DPLL模式之间自动基准切换,以简化T-BC中外部相位/时间输入接口的支持
- 通过小数输出分频器 (FOD) 生成不受输入频率影响的输出频率
- 每个FOD均支持输出相位调谐,分辨率为1ps
- 4个差分/8个LVCMOS输出
- 频率范围:5Hz至1GHz(LVCMOS为250 MHz)
- 抖动:低于150fs RMS(10kHz至20MHz)
- 支持LVCMOS、LVDS、LVPECL、HCSL、CML、SSTL和HSTL输出模式
- 差分输出摆幅可选:400mV/650mV/800mV/910mV
- 独立输出电压:3V、2.5V或1.8V
- LVCMOS还支持5V或1.2V
- 每个输出的时钟相位可单独编程,步进为1ns至2ns,总范围为±180°
- 2个差分/4个单端时钟输入
- 支持5Hz至1GHz频率
- 任何输入均可映射到任何或全部计时通道
- 彼此独立的冗余输入频率
- 任何输入均可指定为与可选参考时钟输入相关的EPPS(平均脉冲/秒)、1PPS(脉冲/秒)、5PPS、10PPS、50Hz、100Hz、1kHz、2kHz、4kHz和8kHz的外部框架/同步脉冲
- 每输入可编程相位偏移:高达±1.638ms(1ps步进)
- 参考监视器根据LOS、活动、频率监视和/或LOS输入引脚限定/取消参考资格
- 信号丢失 (LOS) 输入引脚(通过GPIO)可分配到任何输入时钟参考
- 自动参考选择状态机根据参考监视器、优先级表、回复/非回复和其他可编程设置为每个DPLL选择活动参考
- 系统APLL运行自基谐模晶体:25MHz至54MHz或运行自晶体振荡器
- 系统DPLL接受1MHz至150MHz的几乎任何频率下工作的XO、TCXO或OCXO
- DPLL可配置为DCO,用于合成精密时间协议 (PTP)/IEEE 1588时钟
- DCO生成基于PTP的时钟,频率分辨率小于11 × 10-16
- DPLL相位检测器可用作精度低于1ps的时间数字转换器 (TDC)
- 支持1MHz I2C或50MHz SPI串行处理器端口
- 该器件可在重置后通过以下方式自动配置:
- 内部客户可定义一次性可编程存储器,具有多达16种不同配置
- 通过单独的I2C主端口实现的标准外部I2C EPROM
- 1 JTAG边界扫描
- 工作温度范围:-40°C至+85°C
- 7mm x 7mm VFQFPN48封装
应用
- 内核和接入IP交换机和路由器
- 同步以太网设备
- 电信边界时钟 (T-BC) 和电信时间从动时钟 (T-TSC),符合ITU-T 8273.2标准
- 10Gb、40Gb和100Gb以太网接口
- 中心办公室计时源和分配
- 用于4.5G和5G网络设备的无线基础设施
框图
封装外形
发布日期: 2021-06-14
| 更新日期: 2022-03-11

